数字电路与逻辑设计报告 西北工业大学 计算机学院

数字电路与逻辑设计报告 数字逻辑电路 西北工业大学 计算机学院
西北工业大学 计算机学院 数字逻辑实验报告四
西工大计算机学院计算机数字逻辑实验报告，最近发现之前上传的部分资源下载
这里给出实验四的报告供同学们参考，报告中给出实验截图还有相关设计，供各位同学参考
下面给出部分的实验内容：
掌握可综合Verilog语言进行状态机设计及测试验证；
2．学习如何在FPGA进行设计实现。
安装开发工具ModelSim、Quartus的PC机、Altera DEII-115实验箱
1．跑马灯设计及FPGA实现（run.v）
2．有限状态机设计（教材Figure 6.86）
1.Quatusll使用流程
Quatusll的使用我们需要完成的是前面的七个步骤，分别是
第一步:编码
用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确.
第二步:新建工程
新建工程New project (注意工程名和设计文件的module名保持一致),选择和开发板一致的FPGA器件型号(本课程为Cyclone IV E系列EP4CE115F29C7)
第三步:添加文件
Add to project,将全部源文件 (本例run.v)添加到工程中
第四步:编译
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